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　　[3] 孟李林.用流水线技能实现STM-16帧定位电路设计[J].光通信研究，2008，（1）
　　在ITU-T G.709协议中，ITU-T划定了OTN的网络帧布局。OTN利用了和SDH雷同的帧布局，帧定位信号（Frame Alignment Signal）也是沟通的。可是由于OTN的信号速率很是高，如OTU2的速率到达10Gbps以上，OTU3速率到达43Gbps以上，不能直接利用SDH的帧定位电路。以OTU2为例，在Serdes将串行信号变为并行信号后，假如还凭据8bit的数据宽度，则信号速率需要到达1.25Gbps阁下，这无论对付FPGA处理惩罚照旧ASIC，速率都是过高而不能处理惩罚的，所以需要将数据宽度进一步加大，以低落信号速率。在本项目中，利用了64位的数据宽度，这时的信号速率为167Mbps。对付这样高速并且宽位数的数据处理惩罚，假如还凭据传统的帧头定位电路来处理惩罚，电路的速度上不去，会导致电路处理惩罚不能到达要求，所以需要简化帧头定位电路，以到达高速率、高位宽的信号处理惩罚要求。
　　传统的帧定位处理惩罚要领
　　　引言
　　从上述描写中，可以看到，传统的帧定位电路，需要64个48bit的较量器同时事情，电路的局限大，功耗大。所以，需要对上述传统帧定位电路举办优化，以低落电路局限，减小电路功耗，提高电路事情速率。
　　在电路处理惩罚时，首先把第一个时钟周期的64bit数据缓存，再与下一个周期的64bit组合成为图3中的128bit数据。在此128bit数据中，需要64个48bit的较量器，第一个较量器较量第1bit到第48bit的数据是否和FAS沟通，第二个较量器较量第2bit到第49bit的数据是否和FAS沟通，依此类推，第64个较量器较量第64bit到第112bit的数据是否和FAS沟通。在下一个时钟周期时，上述128bit的第65到128bit移动到图3的第1到第64bit，反复上述进程。
　　在OTUk帧数据中，FAS信号是不颠末扰码的，除FAS信号外的信号，都是颠末扰码的。所以只要在整个数据中，只要找到了FAS（即0xF6F6F6282828）信号，就将整个帧头找到了，整个帧的布局就随之确定了。
　　OTUk帧布局是4行，4080列的布局。在每一帧的开始处，首先是帧定位信号（FAS），然后是复帧定位信号（MFAS）和其它开销字节。具体如图2所示。
　　从图5可以看出，在输入数据DataIn中含有FAS信号时，24bit较量器给出了指示信号SelBus，SelBus由本来的全0变革为个中一个bit变为1，此时数据重排电路已开始事情，将输出的数据按SelBus指示信号举办输出重排，而且在重排后，对数据分列的顺序举办锁定。在下一个时钟周期中，后续的较量器对重排的数据的第25bit开始举办较量，较量正确后，输出了FAS指示信号
　　[1] ITU-T. G.709/Y.1331. Interfaces for the Optical Transport Network[S].2012
　　OTUk帧布局是以字节为定位基准的。可是在Serdes将串行数据转换为64bit并行数据后，只是将64个bit随机的放在一起，并不是按字节对齐的，所以在Serdes电路后边，紧随着的是一个将64bit随机分列的数据按字节对齐的方法从头处理惩罚的电路。
　　首先，输入进来的64bit先延时一拍，再和下一周期来的数据组合起来，成为128bit数据。在此128bit数据中，利用64个24位较量器，每个较量器和0xF6F6F6举办较量。第1个较量器接128bit数据的第1到第24位，第2个较量器接第2位到第25位？？，第64个较量器接第64位到87位。当个中任何一个较量器找到0xF6F6F6时，给出指示信号，后边的数据重排电路，按照给出指示信号的较量器的位置，对数据举办从头分列，将此较量器输入的第1bit作为整个输出数据的第1bit，依次分列64bi 　　优化的帧定位要领
　　仿真验证
　　对以上描写的进程利用Modelsim举办仿真，仿真图如图5所示。
　　个24bit的较量器，这个较量器，对从头分列后的数据的第25到48bit举办较量，看数据是否为0x282828。当前面的较量器和后一个较量器同时给出指示信号时，即暗示同时找到了0xF6F6F6和0x282828，而且这两个数据是相毗连的。即找出了FAS信号，此时给出帧头指示信号。
　　竣事语
　　[2] 吕瑾，徐东明，张云军.SDH传输系统中帧定位电路设计[J].中国集成电路，2010，（10）
　　OTN帧布局
　　本文提出了一种优化的帧定位处理惩罚要领，道理框图如图4所示。
　　寻找F A S的进程，其实就是在并行的1 2 8 b i t数据中寻找0xF6F6F6282828的进程，对帧定位进程举办优化，可以思量对48位的较量器举办优化。
　　在上述较量进程中，当某个较量器的输入数据和FAS沟通时，给出指示信号。后续电路以输出指示信号的较量器的第一个bit，作为整个输出64bit的第1个bit，将上述输入的128bit数据从头分列，送往下级电路。到此，整个帧定位电路的事情完成了。
　　跟着通信技能的成长，数据传输的速率越来越高，电路局限越来越大。而大局限的电路要同时举办高速运行时，无论对付FPGA照旧ASIC，都是庞大的挑战，有时甚至不能乐成，所以就需要对电路的局限举办优化以低落电路局限。本文提出的帧定位电路，对原有的帧定位电路有很大的优化。
　　在ITU-T的G.709协议中，ITU-T划定了OTN的帧布局，如图1所示。
　　参考文献：
　　[4] 孟李林，蒋林等.SDH帧头检测及数据重排电路[P].2005
　　传统的帧定位要领